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  • 米联客MZU03B FPGA开发板Xilinx Zynq UltraScale+ MPSOC XCZU3CG

    作者:msxbo
    时间:2020-6-6 11:03 阅读:1024 回复:0
  • 米联客MZU07A FPGA开发板Xilinx Zynq UltraScale+MPSOC XCZU7CG

    作者:msxbo
    时间:2020-6-6 10:14 阅读:1075 回复:4
  • 米联客MZU15A MPSOC开发板Xilinx Zynq UltraScale+ XCZU15EG/XCZU9EG

    点击图片进入淘宝下单链接:
    作者:msxbo
    时间:2020-5-28 10:33 阅读:1256 回复:1
  • 米联客MZU03A FPGA开发板Xilinx Zynq UltraScale+ MPSOC XCZU3EG

    淘宝购买链接:https://item.taobao.com/item.htm?spm=a1z10.5-c-s.w4002-18659455309.71.463a2c932mdWljid=611140724375
    作者:msxbo
    时间:2020-1-21 16:12 阅读:3412 回复:10
  • 米联客MKU040FA FPGA开发板Xilinx Ultrascale PCIE3.0加速卡

    淘宝购买连接:https://item.taobao.com/item.htm?spm=a1z10.5-c-s.w4002-18659455309.68.3d5d2c93Ps9tGrid=611684522398
    作者:msxbo
    时间:2020-1-21 15:54 阅读:1755 回复:6
  • 米联客(MSXBO)标准散热片散热无忧

    散热片安装说明链接:https://pan.baidu.com/s/1gvuwrOwHUfFQnA3utFD6nw提取码:xjv9
    作者:msxbo
    时间:2020-1-2 17:29 阅读:892 回复:3
  • 初识FPGA第一次亲密接触

    1.1 FPGA技术背景笔者也是在偶然的机缘下接触到FPGA的,当初只有感性的认识就是FPGA速度快,而笔者是一个初出茅庐的电子技术爱好者,觉得越快越好,就去学习FPGA了,学习了FPGA才知道FPGA真不简单。一晃8年多时间过 ...
    作者:msxbo
    时间:2019-11-20 22:21 阅读:3278 回复:17
  • 米联客(MSXBO)采用FDMA配合PCIE中断实现ADC采集

    前面我们完成了一个PCIE中断采集图像的方案,但是很多应用中我们需要采集分析ADC的数据,本文就是提供这么一个PCIE中断采集ADC的方案。首先我们要理解下XDMA的中断类型,以及控制时序:1)、Legacy Interrupts:对于L ...
    作者:msxbo
    时间:2019-11-13 19:33 阅读:2546 回复:7
  • 米联客(MSXBO)基于VIVADO FPGA时序笔记之多周期约束(四)

    1.1概述在前面的文章中,我们都是关键的时序路径包括时钟进行的约束都是常规约束。常规的约束是我们用的最多的,但是VIVADO会对一些无关紧要的路径,或者2个异步时钟之间也进行分析等等。所以我们得告诉VIVADO IDE那 ...
    作者:msxbo
    时间:2019-11-9 17:49 阅读:1515 回复:5
  • 米联客(MSXBO)FDMA IP结合XDMA IP实现PCIE中断实现图像采集

    在前面的课程种,我们已经提供了FDMA和XDMA配合使用,应用于PCIE传图的方案。但是前面的课程没有使用到中断,这是一大遗憾,有不少客户希望我们米联客(MSXBO)可以增加FDMA和XDMA中断通信的例子。由于平时比较忙,一 ...
    作者:msxbo
    时间:2019-10-31 14:16 阅读:118518 回复:11
  • 米联客(MSXBO)开发板MZ7XA-FUN20190918升级硬件设计-通知

    1、电源改动版本使用电压输入电压范围201712275V4.7-5.2V201909185V2.0-16V新版本采用的是的TPS63070电源方案,可输入电压范围是2.0V-16V,正常调试使用输入电压为5V。新版本的电源部分作此改善,增加了可输入电压的 ...
    作者:msxbo
    时间:2019-10-26 16:22 阅读:1896 回复:7
  • 米联客(MSXBO)基于VIVADO FPGA时序笔记之I/O约束(三)

    1.1概述I/O约束主要是关于设置IO delay的延迟,以便让VIVADO IDE工具可以知道延迟参数去优化布局布线的路径,当布局布线后的路径无法满足设置的IO delay要求时,就会报告时序错误。对于满足时序要求的设计,就是建立 ...
    作者:msxbo
    时间:2019-10-26 00:19 阅读:1511 回复:5
  • 米联客(MSXBO)基于VIVADO FPGA时序笔记之时钟(二)

    1.1概述数字设计中,“时钟”表示在寄存器间可靠地传输数据所需的参考时间。Vivado的时序引擎通过时钟特征来计算时序路径需求,通过计算裕量(Slack)的方法报告设计时序空余。时钟必须有合适的定义,包含如下特性: ...
    作者:msxbo
    时间:2019-10-20 22:50 阅读:1605 回复:1
  • 米联客(MSXBO)基于VIVADO FPGA时序笔记之概述(一)

    FPGA时序要满足要求,这个基本原理大家基本都知道,但是如何使用VIVADO IDE工具进行时序设计、时序分析、判断时序是否满足要求,这个对很多FPGA工程师来说,还是比较抽象,因为时序分析的工具VIVADO IDE很多功能大家 ...
    作者:msxbo
    时间:2019-10-20 22:43 阅读:1557 回复:2
  • 米联客(MSXBO)FPGA实现基于RS485的串口通信

    1.1概述RS485通信和UART串口通信本质上一样,区别是RS485在工业控制场合具有更好的抗干扰能力,更远的传输距离。本文主要讲解RS485通信方案的实现,关于串口通信协议的分析,可以阅读米联客(MSXBO)专门介绍串口通信 ...
    作者:msxbo
    时间:2019-10-17 12:38 阅读:922 回复:0
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