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  • XILINX FPGA 源语:xpm_fifo_async FIFO介绍 随心笔记

    XILINX FPGA 源语:xpm_fifo_async FIFO介绍

    使用XILINX源语来描述FIFO具有很多好处，可以通过XILINX VIVADO工具的Langguage Templates查看源语定义。xpm_fifo_async #( .CDC_SYNC_STAGES(2), // DECIMAL .DOUT_RESET_VALUE("0"), // String .ECC_MODE("n ...
    作者:uisrc
    时间：2021-5-14 15:49 阅读：4276 回复：0
  • 初识FPGA第一次亲密接触 随心笔记

    初识FPGA第一次亲密接触

    1.1 FPGA技术背景笔者也是在偶然的机缘下接触到FPGA的，当初只有感性的认识就是FPGA速度快，而笔者是一个初出茅庐的电子技术爱好者，觉得越快越好，就去学习FPGA了，学习了FPGA才知道FPGA真不简单。一晃8年多时间过 ...
    作者:uisrc
    时间：2019-11-20 22:21 阅读：7550 回复：20
  • 米联客(MSXBO)采用FDMA配合PCIE中断实现ADC采集 随心笔记

    米联客(MSXBO)采用FDMA配合PCIE中断实现ADC采集

    前面我们完成了一个PCIE中断采集图像的方案，但是很多应用中我们需要采集分析ADC的数据，本文就是提供这么一个PCIE中断采集ADC的方案。首先我们要理解下XDMA的中断类型，以及控制时序：1)、Legacy Interrupts：对于L ...
    作者:uisrc
    时间：2019-11-13 19:33 阅读：6434 回复：8
  • 米联客(MSXBO)基于VIVADO FPGA时序笔记之多周期约束(四) 随心笔记

    米联客(MSXBO)基于VIVADO FPGA时序笔记之多周期约束(四)

    1.1概述在前面的文章中，我们都是关键的时序路径包括时钟进行的约束都是常规约束。常规的约束是我们用的最多的，但是VIVADO会对一些无关紧要的路径，或者2个异步时钟之间也进行分析等等。所以我们得告诉VIVADO IDE那 ...
    作者:uisrc
    时间：2019-11-9 17:49 阅读：3750 回复：6
  • 米联客(MSXBO)FDMA IP结合XDMA IP实现PCIE中断实现图像采集 随心笔记

    米联客(MSXBO)FDMA IP结合XDMA IP实现PCIE中断实现图像采集

    在前面的课程种，我们已经提供了FDMA和XDMA配合使用，应用于PCIE传图的方案。但是前面的课程没有使用到中断，这是一大遗憾，有不少客户希望我们米联客(MSXBO)可以增加FDMA和XDMA中断通信的例子。由于平时比较忙，一 ...
    作者:uisrc
    时间：2019-10-31 14:16 阅读：132977 回复：15
  • 米联客(MSXBO)开发板MZ7XA-FUN20190918升级硬件设计-通知 随心笔记

    米联客(MSXBO)开发板MZ7XA-FUN20190918升级硬件设计-通知

    1、电源改动版本使用电压输入电压范围201712275V4.7-5.2V201909185V2.0-16V新版本采用的是的TPS63070电源方案，可输入电压范围是2.0V-16V，正常调试使用输入电压为5V。新版本的电源部分作此改善，增加了可输入电压的 ...
    作者:uisrc
    时间：2019-10-26 16:22 阅读：3955 回复：8
  • 米联客(MSXBO)基于VIVADO FPGA时序笔记之I/O约束(三) 随心笔记

    米联客(MSXBO)基于VIVADO FPGA时序笔记之I/O约束(三)

    1.1概述I/O约束主要是关于设置IO delay的延迟，以便让VIVADO IDE工具可以知道延迟参数去优化布局布线的路径，当布局布线后的路径无法满足设置的IO delay要求时，就会报告时序错误。对于满足时序要求的设计，就是建立 ...
    作者:uisrc
    时间：2019-10-26 00:19 阅读：4602 回复：5
  • 米联客(MSXBO)基于VIVADO FPGA时序笔记之时钟(二) 随心笔记

    米联客(MSXBO)基于VIVADO FPGA时序笔记之时钟(二)

    1.1概述数字设计中，“时钟”表示在寄存器间可靠地传输数据所需的参考时间。Vivado的时序引擎通过时钟特征来计算时序路径需求，通过计算裕量（Slack）的方法报告设计时序空余。时钟必须有合适的定义，包含如下特性： ...
    作者:uisrc
    时间：2019-10-20 22:50 阅读：3596 回复：1
  • 米联客(MSXBO)基于VIVADO FPGA时序笔记之概述(一) 随心笔记

    米联客(MSXBO)基于VIVADO FPGA时序笔记之概述(一)

    FPGA时序要满足要求，这个基本原理大家基本都知道，但是如何使用VIVADO IDE工具进行时序设计、时序分析、判断时序是否满足要求，这个对很多FPGA工程师来说，还是比较抽象，因为时序分析的工具VIVADO IDE很多功能大家 ...
    作者:uisrc
    时间：2019-10-20 22:43 阅读：3552 回复：2
  • 米联客(MSXBO)FPGA实现基于RS485的串口通信 随心笔记

    米联客(MSXBO)FPGA实现基于RS485的串口通信

    1.1概述RS485通信和UART串口通信本质上一样，区别是RS485在工业控制场合具有更好的抗干扰能力，更远的传输距离。本文主要讲解RS485通信方案的实现，关于串口通信协议的分析，可以阅读米联客(MSXBO)专门介绍串口通信 ...
    作者:uisrc
    时间：2019-10-17 12:38 阅读：2098 回复：0
  • 米联客(MSXBO)通过LUT查找表实现加法器功能 随心笔记

    米联客(MSXBO)通过LUT查找表实现加法器功能

    1.1概述由于FPGA需要被反复烧写，它实现组合逻辑的基本结构不可能像ASIC那样通过固定的与非门来完成，而只能采用一种易于反复配置的结构。查找表可以很好地满足这一要求，目前主流FPGA都采用了基于SRAM工艺的查找表 ...
    作者:uisrc
    时间：2019-10-7 21:04 阅读：3354 回复：1
  • 米联客(MSXBO)浅读XILINX FPGA CLB单元 随心笔记

    米联客(MSXBO)浅读XILINX FPGA CLB单元

    1.1概述CLB可配置逻辑块是指实现各种逻辑功能的电路，是xilinx基本逻辑单元。在Xilinx FPGA中，每个可配置逻辑块包含2个Slice。每个Slice 包含查找表、寄存器、进位链和多个多数选择器构成。而Slice又有两种不同的逻 ...
    作者:uisrc
    时间：2019-10-7 20:42 阅读：1556 回复：3
  • 米联客(MSXBO)新版本协议栈udp_ip_protocal_stack接口说明 随心笔记

    米联客(MSXBO)新版本协议栈udp_ip_protocal_stack接口说明

    1概述在米联客老版本的MIA701开发板(2017版本)中，米联开源了1套原创的UDP IP协议栈。在后续开发过程中，我们对协议栈进行了改进和升级，在新一代开发板中发布新版UDP IP协议栈。出于保护知识产权的目的，新版的UDP ...
    作者:uisrc
    时间：2019-9-24 09:47 阅读：7148 回复：6
  • 米联客(MSXBO)浅谈XILINX FPGA BRAM的基本使用 随心笔记

    米联客(MSXBO)浅谈XILINX FPGA BRAM的基本使用

    1.1概述对于BRAM 详细的说明在XILINX 官方文档，pg058中有说明，我们这里仅对课程涉及的内容讲解。Xlinx系列FPGA，包含两种RAM：Block RAM和分布式RAM（Distributed RAM），他们的区别在于，Block RAM是内嵌专用的RA ...
    作者:uisrc
    时间：2019-9-23 14:39 阅读：10720 回复：1
  • 米联客(MSXBO)浅谈XILINX FPGA FIFO使用 随心笔记

    米联客(MSXBO)浅谈XILINX FPGA FIFO使用

    1.1概述考虑到很多客户对于FPGA的基础知识掌握不够扎实，也不是每个客户的悟性都非常高，所以准备在原来的FPGA基础入门10个课时基础上再增加一些demo，给大家FPGA学习使用。当然有基础的完全可以跳过基础部分内容。 ...
    作者:uisrc
    时间：2019-9-22 12:40 阅读：13024 回复：2
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