第十七课 Verilog 语法_时钟分频设计

米联客-老师 · 发表于昨天 17:23

1 概述
本小节讲解 Verilog 语法的时钟分频设计，需要掌握时钟的特性，以及如何进行时钟分频设计。

2 时钟分频
在 FPGA 的硬件电路设计中，PCB 板上需要有时钟产生源，常见的外部时钟源有 RC/LC 振荡电路，无源/有源晶体振荡器，利用石英晶体的压电效应产生谐振信号。此类时钟源频率精度高，稳定性好，噪声低，温漂小。有源晶振中，往往还加入了压控或温度补偿，时钟的相位和频率都有较好的特性。
有时我们在时序电路设计中，有些模块工作频率会低于外部时钟频率，此时就需要对时钟进行一定的分频得到频率较低的时钟。在 FPGA 内部常常存在一定的 PLL（锁相环，Phase Locked Loop）资源，它可以对时钟进行分频或者倍频的操作。
本小节主要介绍如何使用寄存器等资源实现时钟偶数分频、奇数分频和小数分频的。
2.1 偶数分频
偶数分频直接使用寄存器进行取反操作，可以得到二分频、四分频、六分频、八分频等，且占空比是 50%。例：

module even_div
(
input rst_n, //输入复位
input clk, //输入时钟
output clk_div //分频时钟
);
parameter DIV_NUM = 6;
//分频参数
reg [15:0] clk_cnt;
reg clk_out;
always @(posedge clk or negedge rst_n)
begin
if (!rst_n)
begin

clk_cnt <= 'b0 ;
end
else if(clk_cnt == ((DIV_NUM/2) -1))
begin
clk_cnt <= 'b0;
end
else
begin
clk_cnt <= clk_cnt + 1'b1;
//分频计数器
end
end
always @(posedge clk or negedge rst_n)
begin
if (!rst_n)
begin
clk_out <= 'b0 ;
end
else if(clk_cnt == ((DIV_NUM/2) -1))
//计数到分频参数的一半
begin
clk_out <= ~clk_out;
//产生翻转
end
else
begin
clk_out <= clk_out;
//否则保持不变
end
end
assign clk_div = clk_out;
endmodule

2.2 奇数分频
如果奇数分频不要求占空比是 50%，可以按照类似的偶数分频进行处理。如果奇数分频要求占空比是 50%，我们以三分频为例进行讲解如何进行奇数分频。
时序如图所示：

例：

module odd_div(
input rst_n,
input clk,
output clk_div
);
parameter DIV_NUM = 3;
reg [15:0] clk_cnt;
reg clk_out;
reg clk_div_1;
reg clk_div_2;
always @(posedge clk or negedge rst_n)
begin
if (!rst_n)
begin
clk_cnt <= 'b0;
end
else if(clk_cnt == (DIV_NUM - 1))
//产生计数
begin
clk_cnt <= 'b0;
//clk_cnt 清零复位
end
else
begin
clk_cnt <= clk_cnt + 1'b1;
//clk_cnt 为 0、1、2
end
end
always @(posedge clk or negedge rst_n)
//clk 上升沿触发
begin
if (!rst_n)
begin
clk_div_1 <= 1'b0;
end
else if (clk_cnt == (DIV_NUM >> 1)-1 )
//clk_cnt 为 0 时，clk_div_1 为 0
begin
clk_div_1 <= 1'b0;
end
else if (clk_cnt == DIV_NUM-1)
//clk_cnt 为 2 时，clk_div_1 为 1
begin
clk_div_1 <= 1'b1;
end
else
begin
clk_div_1 <= clk_div_1;
//clk_cnt 为 2 时，clk_div_1 为 0
end
end
always @(negedge clk or negedge rst_n)
//clk 下降沿触发
begin
if (!rst_n)
begin
clk_div_2 <= 1'b0;
end
else if (clk_cnt == (DIV_NUM >> 1)-1 )
//clk_cnt 为 0 时，clk_div_1 为 0
begin
clk_div_2 <= 1'b0;
end
else if (clk_cnt == DIV_NUM-1)
//clk_cnt 为 2 时，clk_div_1 为 1
begin
clk_div_2 <= 1'b1;
end
else
begin
clk_div_2 <= clk_div_2;
end
end
assign clk_div = clk_div_1 | clk_div_2 ;
//clk_div_1 与 clk_div_2 产生三分频时钟
endmodule

2.3 小数分频
使用 Verilog 不能进行精确的小数分频，但是可以在长时间内达到的平均频率接近小数分频的频率。
举例说明使用平均频率求解小数分频的方法，例如进行 6.7 倍分频，需要保证源时钟 67 个周期的时间等于分频时钟 10 个周期的时间即可。此时需要在 67 个源时钟周期内进行 3 次 6 分频，7 次 7 分频。
具体的实现过程如下：
当进行分频时考虑 67 个源时钟周期需要进行 10 次分频，即需要 3 次每 6 个周期进行分频和 7 次每 7 个周期进行分频，即完了 6.7 倍分频。我们进行分频时需要将两个分频进行穿插交替，不能一直按照一种倍数频率进行分频，否则会造成相位抖动过大。
如何决定分频的前后顺序呢？我们根据差值进行比较来选择相应的分频倍数，具体过程如下：
（1）第一次进行分频，67 – 10*6 = 7 < 10 ，第一次进行 6 分频。
（2）第二次进行分频，加上上次的 7+7 =14 >= 10，第二次进行 7 分频。
（3）第三次进行分频，加上上次的 7+4 =11 >= 10，第三次进行 7 分频。
（4）第四次进行分频，加上上次的 7+1 =8< 10 , 第四次进行 6 分频。
（5）第五次进行分频，加上上次的 7+8=15 >= 10，第五次进行 7 分频。
（6）第六次进行分频，加上上次的 7+5 =12 >= 10 , 第六次进行 7 分频。
（7）第七次进行分频，加上上次的 7+2=9 < 10，第七次进行 6 分频。
（8）第八次进行分频，加上上次的 7+9=16 >= 10，第八次进行 7 分频。
（9）第九次进行分频，加上上次的 7+6=13 >= 10，第九次进行 7 分频。
（10）第十次进行分频，加上上次的 7+3=10 >= 10，第十次进行 7 分频。
例：

module frac_div(
input rst_n ,
input clk,
output reg clk_div
);
parameter SOURCE_NUM = 67;
parameter DEST_NUM = 10;
parameter SOURCE_DIV = SOURCE_NUM/DEST_NUM;
parameter DEST_DIV = SOURCE_DIV + 1;
parameter DIFF_ADD = SOURCE_NUM - SOURCE_DIV*DEST_NUM;
reg [7:0] cnt_end_num;
reg [7:0] div_cnt;
wire[7:0] diff_cnt;
reg [7:0] diff_cnt_ff;
wire diff_cnt_en;

always @(posedge clk or negedge rst_n)
begin
if (!rst_n)
begin
div_cnt <= 'b0 ;
clk_div <= 1'b0 ;
end
else if (div_cnt == cnt_end_num)
begin
div_cnt
<= 'b0 ;
clk_div
<= 1'b1 ;
end
else
begin
div_cnt
<= div_cnt + 1'b1 ;
clk_div
<= 1'b0 ;
end
end
assign diff_cnt_en = div_cnt == cnt_end_num ;
assign diff_cnt = diff_cnt_ff >= DEST_NUM ? diff_cnt_ff -10 + DIFF_ADD : diff_cnt_ff + DIFF_ADD ;
always @(posedge clk or negedge rst_n)
begin
if (!rst_n)
begin
diff_cnt_ff <= 0 ;
end
else if (diff_cnt_en)
begin
diff_cnt_ff <= diff_cnt ;
end
end
always @(posedge clk or negedge rst_n)
begin
if (!rst_n)
cnt_end_num <= SOURCE_DIV-1 ;
else if (diff_cnt >= 10)
cnt_end_num <= DEST_DIV-1 ;
else
cnt_end_num <= SOURCE_DIV-1 ;

end
endmodule

如果对时钟精度等要求比较高建议使用 PLL 进行分频。

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