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S01-CH09 VIVADO封装自定义IP实验

摘要: 软件版本:VIVADO2017.4操作系统:WIN10 64bit硬件平台:适用米联客 ZYNQ系列开发板米联客(MSXBO)论坛:www.osrc.cn答疑解惑专栏开通,欢迎大家给我提问!9.1 概述FPGA实际开发中,官方提供的IP不可能适用所有使用情 ...

软件版本:VIVADO2017.4

操作系统:WIN10 64bit

硬件平台:适用米联客 ZYNQ系列开发板

米联客(MSXBO)论坛:www.osrc.cn答疑解惑专栏开通,欢迎大家给我提问!

9.1 概述

FPGA实际开发中,官方提供的IP不可能适用所有使用情况,这时需要用户自行编写程序,然后将其封装成IP使用。本章详细讲解如何在VIVADO中创建用户自定义的IP。创建自定义IP是一项基本功,开发人员需要熟练掌握。

9.2 创建IP

Step4:单击Finish,完成Verilog文件的创建。

Step5:将以下代码复制入文本编辑区内。

module water_led(

    input CLK_i,//100MHZ

    input RSTn_i,

    output reg [3:0]LED_o

);

reg [31:0]C0;

always @(posedge CLK_i)

  if(!RSTn_i)

  begin

      LED_o <= 4'b1;

      C0 <= 32'h0;

  end

  else

  begin

     if(C0 == 32'd49_999_999)//1s

     begin

        C0 <= 32'h0;

        if(LED_o == 4'b1000)

           LED_o <= 4'b0001;

        else LED_o <= LED_o << 1;

     end

     else

     begin

       C0 <= C0 + 1'b1;

       LED_o <= LED_o;

     end

  end

endmodule

Step7:选择IP的保存路径,单击Next。

点击OK

点击Finish

Step8:出现如下界面(tmp_edit_project)

点击Yes

Step9:查看生成IP

9.3 调用自定义IP

Step3:添加自定义IP:点击“+”,添加自定义IP路径,点击OK。

Step4:新建一个BD文件。

单击 Create Block Design,命名为system 之后单击OK。

创建完成后如下图所示

选择 Add IP to Block Design

Diagram中出现添加的自定义IP

Step7:右击 system.bd, 单击Generate Output Products。

Step8:选择Global。等待生成成功,点确认。

Step9:右击system.bd 选择 Create HDL Wrapper 这步的作用是产生顶层的HDL文件

Step10:选择Leave Let Vivado manager wrapper and auto-update 然后单击OK


路过

雷人

握手

鲜花

鸡蛋
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引用 猪猪 2021-3-11 10:27
不错,感谢

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本文作者
2019-9-6 19:11
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