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04AXI4总线axi-full-master(AXI4总线实战)

摘要: 软件版本:vitis2020.2(vivado2020.2)操作系统:WIN10 64bit硬件平台:适用XILINX A7/K7/Z7/ZU/KU系列FPGA(本文使用米联客(milianke)MZU07A-EG开发板)登录“米联客”FPGA社区-www.uisrc.com视频课程、答疑解惑!4.1 ...

软件版本:vitis2020.2(vivado2020.2)

操作系统:WIN10 64bit

硬件平台:适用XILINX A7/K7/Z7/ZU/KU系列FPGA(米联客(milianke)MZU07A-EG硬件开发平台)

登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑!

4.1概述

    使用XILINX 的软件工具VIVADO以及XILINX的7代以上的FPGA或者SOC掌握AXI-4总线结束,并且可以灵活使用AXI-4总线技术完成数据的交换,可以让我们在构建强大的FPGA内部总线数据互联通信方面取得高效、高速、标准化的优势。

    关于AXI4总线协议的部分介绍请阅读"01AXI4总线axi-lite-slave"。

本文实验目的:

1:掌握基于VIVADO工具产生AXI协议模板

2:掌握通过VIVADO工具产生AXI-full-master代码

3:理解AXI-full-master中自定义寄存器的地址分配

4:掌握通过VIVADO封装AXI-full-slave图形化IP

5:通过仿真验证AXI-full-master IP的工作是否正常。

4.2创建axi4-full-master总线接口IP

新建fpga工程,过程省略

新建完成工程后,单击菜单栏Tools->Create and Package New IP,开始创建一个AXI4-Full接口总线IP


路过

雷人

握手

鲜花

鸡蛋
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引用 uisrc 2021-8-18 20:41
配套源码下载链接:https://pan.baidu.com/s/1TvjOdZvCyDQpS4a7jYivRQ 提取码:1111

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本文作者
2021-8-13 08:47
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