MIG 三缓存视频缓冲问题请教想应用在数据传输

keykay · 发表于 2020-1-18 16:22:48

      always@(posedge ui_clk)
      begin
         rst_tem <= {rst_tem[3:0],rst_n_i};
      end
像复位和 CH0_FS CH6_FS 都需要打几个时钟再输出有效信号，是视频缓冲才需要这样的操作打拍使能
还是所有的缓存方案都需要这样的操作。

      //-------------------------写控制信号进入MSG_FIFO--------------------------//
      always@(posedge ui_clk)
      begin
      if(!rst_tem[4])//--ddr校准完成--//
            begin
            MSG_FIFO_WREN <=1'd0;
            MSG_FIFO_WRDATA <=8'd0;
            end
         else
            begin
            MSG_FIFO_WREN <=
            (
                  ({CH0_FS_r,CH0_FS}==2'b01)||
                  ({CH6_FS_r,CH6_FS}==2'b01)
            );
            MSG_FIFO_WRDATA <=
            {
                  ({CH0_FS_r,CH0_FS}==2'b01),
                  ({CH6_FS_r,CH6_FS}==2'b01),
                  1'b0,
                  1'b0,
                  1'b0,
                  1'b0,
                  1'b0,
                  1'b0
            };
            end
      end

对于采用32个深度的FIFO 消息队列还不是太明白，您能否详细说明一下这方面的操作流程，还有一些变量的含义，全是简写看着真是费劲。

A1_Vincent · 发表于 2020-1-19 18:39:31

rst_tem <= {rst_tem[3:0],rst_n_i}; ->if(!rst_tem[4])主要是将rst_n_i输入延迟5个时钟周期，可能是为了等待存储单元从复位状态退出（rst_n_i由0变为1）到正常工作的时间间隔（存储单元并不是rst变1后立即就可以正常写入数据）。
({CH0_FS_r,CH0_FS}==2'b01)这一句是捕获FS信号的上升沿，即只在FS信号由0变为1时，值为1（仅有效一个时钟周期，这是用电平作判断条件所不能实现的）。