(九) System Generator 之时钟周期

自恋狂vip · 发表于 2016-1-29 14:24:09

时钟作为模块运行的灵魂，是任何代码执行的心脏，是设计中非常重要的环节。SystemGenerator时钟设计（配置）有三个概念容易混淆：FPGA时钟周期（FPGAclock period）、Simulink 系统周期（Simulinksystem period）和FPGA实际时钟周期。前两个参数可以在System Generator标志模块里进行设置。

其中FPGAclock period表示系统设计者希望该系统在硬件中实际运行的最快时钟，也就是FPGA中时钟约束概念，这里并不是实际的FPGA运行时钟，比如我们设置该项为10ns，也就是100MHz时钟频率，我们可以将该系统使用在小于100MHz频率运行；

Simulinksystem period 是系统在Simulink里进行仿真的最小仿真步长，只是为Simulink仿真而设计的，与最终的硬件设计时钟没有必然联系，一般我们选择1sec作为系统的仿真周期；

FPGA实际时钟周期就是我们在实际设置中的系统时钟，这个是我们的时钟设计和管理中实现的。

另ClockPin location可以空着，因为我们在设计一个模块的时候，一般是要将其加入我们的控制信号来对其完美按照我们的需求来执行，而且一般情况下，我们搭建的模型只是系统的一个很小的模块，那么这个模块的时钟可能就不是从晶振直接连接出来的，因此一般这个位置可以空着，当然在直接与晶振相连的管脚的时钟，可以填写开发芯片的晶振管脚。