PH2A 系列 FPGA 包含更多逻辑单元、高速串行的 I/O、 高速串行收发器（HXT）、 100G Ethernet MAC、丰富的存储接口和 IP 资源，定位高性能可编程逻辑市场。

针对高带宽和高性能的应用场景，PH2A 能够在保持低功耗的前提下，提供同类最佳的收发器和信号处理功能。 同时 PH2A 具有高性能的数据包处理和数据路径分载功能、高性能的 DSP 资源、高速串行收发器、 100G Ethernet MAC 等功能，为无线 MIMO 技术、 Nx100G 有线网络、以及数据中心网络和存储加速等应用提供更优质的解决方案。

同时， PH2A 平台配套丰富的设计工具，可帮助用户快速高效地实现复杂设计。业界领先的综合和布局布线工具，同时提供各种 IP 资源，方便用户直接调用调试，解决了复杂逻辑带来的资源不足的问题，为用户设计高质量产品提供有力保障。

PH2A资源如下，目前有两种封装676和900引脚，其中676引脚兼容Xilinx XCKU5P系列，其SERDES最高支持26.6Gbps

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JESD204是一种连接数据转换器（ADC和DAC）和逻辑器件的高速串行接口，该标准的 B 修订版支持高达 12.5 Gbps串行数据速率（目前C修订版已经发布，即JESD204C），并可确保 JESD204 链路具有可重复的确定性延迟。随着高速ADC跨入GSPS范围，与FPGA（定制ASIC）进行数据传输的首选接口协议是JESD204B。

JESD204B与PCIE类似，其标准是一种分层规范，规范中的各层都有自己的功能要完成。如下图所示为JESD204B的分层框图。

本次测试使用米联客PH2A系列开发板MLK-CU06-PH2A106 ，如图所示

JESD204B接口使用国产的YXW9694芯片，YD9694是一款四通道、14位、500 MSPS模数转换器(ADC)。该器件内置片内缓冲器和采样保持电路，专门针对低功耗、小尺寸和易用性而设计。该器件设计用于高达1.4 GHz的宽带模拟信号采样。YD9694针对宽输入带宽、高采样速率、出色的线性度和小封装低功耗而优化。这款四通道ADC内核采用多级、差分流水线架构，并集成了输出纠错逻辑。每个ADC均具有宽带宽输入，支持用户可选的各种输入范围。集成基准电压源可简化设计。模拟输入和时钟信号均为差分输入。每对ADC数据输出通过多路复用器内部连接到两个DDC。每个DDC包含：48位数控振荡器（NCO）以及最多四个半带抽取滤波器。 除了DDC模块，YD9694还具备其他功能，能够简化通信接收器的自动增益控制(AGC)功能。利用ADC的快速检测输出位，可编程幅度门限检测器可以监控输入信号功率。如果输入信号电平超过可编程门限，快速检测指示器就会变为高电平。由于该阈值指示器的延迟极短，因此用户能够快速调低系统增益，从而避免ADC输入端出现超量程现象。 用户可在JESD204B子类1的高速串行输出的一个或两个通道上对每对中频(IF)接收器输出进行配置，具体取决于接收逻辑器件的抽取率和可接受通道速率。通过SYSREF±、SYNCINB±AB和SYNCINB±CD输入引脚，可提供多器件同步支持。YD9694具有灵活的掉电选项，在需要时可以明显降低功耗。所有这些特性均可通过1.8 V、三线式SPI进行编程。

YXW9694支持的JESD204B模式如下

本次测试使用全带宽模式，两个14位转换器，500 MSPS ，全带宽应用层模式，使用LMK04828时钟芯片配置给YXW9694时钟500MHz，YXW9694的LMFS=2221，所以lane速度=10Gbps，

TD工程如下：

JESD204B协议层状态如下：

物理层数据接收状态

YXW9694数据解析如下：

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