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如何避免锁存器的产生？

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1.把所有可能的情况都考虑到，避免可能的情况无赋值，具体例子就是case下补充default语句。2.组合逻辑电路的always块中，输入信号在always后面的敏感信号列表中不能有遗漏（可以用Verilog2001的风格：always @*）。

3.对所有输入条件都要赋值，以覆盖所有条件分支。特别是if…else…（勿丢else）和case（勿丢default）结构中。

4.在组合进程中对输出赋初始值。

5.避免产生组合电路反馈，组合电路反馈会引起精确静态时序分析难以实现等一系列问题。

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