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PL扩展串口uart压力测试

文档创建者:ぉ沙皮狗的忧伤
浏览次数:5737
最后更新:2021-05-14
本帖最后由 ぉ沙皮狗的忧伤 于 2021-5-14 16:49 编辑

一、配置IP核
1、勾选axi_gp选项
截图202105141440571588..png

2、将FCLK_CLK0设置为210,原因就是后面扩展串口波特率的上线能达到921600
截图202105141442387303..png
3、设置AXI Uartlite IP核,对应FCLK_CLK0频率,测试不同的波特率在此处更改就可以了
截图202105141452389258..png
4、连接相应的ip核,设置相关的接口,查看原理图配置管脚
截图202105141435249681..png
5、生成bit文件,导出软件开发工具的硬件平台,生成xsa文件file--->Export--->Export Hardware
截图202105141637191164..png

6、生成vitis工程创建设启动文件fsbl.elf以及设备树代码
tools--->Launch Vitis---->
截图202105141646007125..png
将fsbl.elf拷贝成zynq_fsbl.elf通过bootgen生成BOOT.bin文件
将pl.dtsi、pcw.dtsi以及system-top.dts中的代码添加到设备树中

二、配置内核驱动
1、make menuconfig
Device Drivers ---> Character devices Serial drivers  --->
截图202105141517027852..png
2、编译内核,生成uImage
截图202105141536353731..png


三、编写测试程序
根据第三个参数是r/w,来执行发送和接收,每次发送接收1024个字节,数据是0~255
截图202105141556128571..png

四、连接两块板卡,tx对rx,rx对tx

截图202105141613539670..png

附件中是测试代码,自行阅读

uart_test.zip

1.74 KB, 下载次数: 223

发表评论已发布 1

uisrc

发表于 2021-5-14 17:58:15 | 显示全部楼层

越努力越幸运!加油!
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