PCIE的Block location

PCIE的XDMA IP核中，PCIE Block Location选择的是X0Y0，但生成的约束文件中，如下：
set_property LOC GTPE2_CHANNEL_X0Y7 [get_cells {system_i/xdma_0/inst/system_xdma_0_0_pcie2_to_pcie3_wrapper_i/pcie2_ip_i/inst/inst/gt_top_i/pipe_wrapper_i/pipe_lane[0].gt_wrapper_i/gtp_channel.gtpe2_channel_i}]
set_property PACKAGE_PIN D9 [get_ports {pcie_mgt_rxp[0]}]
set_property PACKAGE_PIN D7 [get_ports {pcie_mgt_txp[0]}]
set_property LOC GTPE2_CHANNEL_X0Y6 [get_cells {system_i/xdma_0/inst/system_xdma_0_0_pcie2_to_pcie3_wrapper_i/pcie2_ip_i/inst/inst/gt_top_i/pipe_wrapper_i/pipe_lane[1].gt_wrapper_i/gtp_channel.gtpe2_channel_i}]
set_property PACKAGE_PIN B10 [get_ports {pcie_mgt_rxp[1]}]
set_property PACKAGE_PIN B6 [get_ports {pcie_mgt_txp[1]}]
为X0Y7和X0Y6，请问这个位置是怎样确定的？是在XDMA中随便选择一个，然后系统自动根据引脚定义分配吗？

uisrc · 发表于 2020-5-10 22:11:03

对于7系列FPGA PCIE的区域只能选择X0Y0，而PCIE的引脚只要GTP GTX上都可以支持,xdc中可以直接绑定管脚或者绑定PCIE的通道位置，一般自带的例子绑定默认的通道位置。GTP GTX的分布可以查阅XILINX相关的手册ug482

ZK5531 · 发表于 2020-5-11 18:37:01

也就是说如果我在.xdc中绑定了管脚，Vivado会自动按照我绑定的管脚给我分配固定唯一的对应XmYn？比如我用的工程，按照我绑定的管脚，Vivado按照器件给我分配了X0Y7和X0Y6？

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