综合后，手动添加管脚约束 I/O Ports 找不到对应的变量名

我本清山都水郎 · 发表于 2020-3-2 15:01:06

参照实验：“CH04 VIVADO创建工程之流水灯”中的添加管脚约束文件 “4.6.2 方法二综合后，添加管脚约束 ”打开 Open Synthesized Design没有发现流水灯 Verilog文件里面已经定义好的LED_o等相关变量。这是还需要什么操作么？

这是我实验的时候的界面：

这是文档上面的设置界面：

并且，也找不到文档上面描述的相关的 schematic 文件。是需要做什么操作么？

谢谢

uisrc · 发表于 2020-3-2 20:26:30

打开开发板的底板和核心板原理图，找到FPGA IO的定义。

我本清山都水郎 · 发表于 2020-3-2 20:51:22

msxbo 发表于 2020-3-2 20:26
打开开发板的底板和核心板原理图，找到FPGA IO的定义。

您好，我的问题是，软件vivado “All ports”，我显示出来的只有“DDR_12642”这类变量。但是，下面的例程PDF文档里面，“All ports” 显示了。LED_o。这些个变量是综合好了之后自动就生成的么？

我本清山都水郎 · 发表于 2020-3-2 20:53:19

msxbo 发表于 2020-3-2 20:26
打开开发板的底板和核心板原理图，找到FPGA IO的定义。

文档：02_hardware\01_硬件手册\ZYNQ-7000 MZ7035FD开发板硬件使用手册20181120_v1.2

5.3.1 核心板时钟那一节看到了。PL_CLK C8

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