设为首页 收藏本站
问答 店铺
热搜: ZYNQ FPGA discuz

QQ登录

只需一步，快速开始

微信登录

微信扫码，快速开始

UISRC工程师开源站»论坛 › 技术交流 › FPGA开发 › AMD-FPGA ›
微信扫一扫 分享朋友圈

已有 6585 人浏览分享

开启左侧

不要每次都通过Vivado调用Modelsim进行仿真,而是用modelsim继续仿真

[复制链接]
6585 0
本帖最后由 regWire 于 2019-12-27 21:35 编辑

我使用的是Vivado软件和modelsim联合仿真，但是每次vivado中的测试文件修改之后，我都是关闭modelsim再点击vivado中的simulation重启modelsim，这样很浪费时间。我想问一下修改测试文件源代码之后，如何在不关闭modelsim的情况下，继续仿真？请知道的朋友解答一下，非常感谢！

在QuartusII + Modelsim中，进行RTL behavior级别的代码仿真可以在修改了verilog源代码后，直接用已经被打开的Modelsim进行仿真，而不必再通过QuartusII再打开Modelsim。重复打开也耗时！！操作如下：
在Modelsim中执行：
Tools -->TCL --> Execute Macro -->   然后选中 *_run_msim_rtl_verilog.do即可。
而Vivado没有此*.do。

请问有谁知道在vivado + modelsim方式中的modelsim有类似操作吗？

举报 使用道具

回复
返回列表
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 立即注册

本版积分规则

regWire
新手上路

0

关注

0

粉丝

4

主题
精彩推荐
vitis2023.1版本lwip的移植，无法创建lwip_ech_server工程
vitis2023.1版本lwip的移植，无法创建lwip_
[米联客-XILINX-H3_CZ08_7100] FPGA_PL-DDR篇连载-05uifdma_dbuf 3.0 IP 介绍
[米联客-XILINX-H3_CZ08_7100] FPGA_PL-DDR
【活动促销】国产安路FPGA高端开发板12GSDI 4K HDMI ISP算法等应用方案和教程震撼发布
【活动促销】国产安路FPGA高端开发板12GSDI
【精彩回顾】米联客开源FPGA低时延ISP图像处理方案亮相2025慕尼黑上海电子展
【精彩回顾】米联客开源FPGA低时延ISP图像
热门资讯
网友晒图
图文推荐


  • 微信公众平台

  • 扫描访问手机版