问答 店铺
热搜: ZYNQ FPGA discuz

QQ登录

只需一步,快速开始

微信登录

微信扫码,快速开始

微信扫一扫 分享朋友圈

已有 5870 人浏览分享

开启左侧

gtwizard_0_exdes默认仿真 为什么 发和收 数据不对呢?

[复制链接]
5870 3
gtwizard_0_exdes默认仿真 为什么 发和收 数据不对呢?

本帖子中包含更多资源

您需要 登录 才可以下载或查看,没有账号?立即注册

×

评论 3

uisrc  管理员  发表于 2019-7-23 21:31:32 | 显示全部楼层
这个问题,太简单了,因为TX 发送后有延迟的啊,延迟很长时间才能收到,所以你用同一个时刻去看发送和接收肯定数据不对。
越努力越幸运!加油!
kulouzy  新手上路  发表于 2019-7-23 21:34:14 | 显示全部楼层
admin 发表于 2019-7-23 21:31
这个问题,太简单了,因为TX 发送后有延迟的啊,延迟很长时间才能收到,所以你用同一个时刻去看 ...

你说的这个情况我知道。你看我的截图。都是截的最前面的。
ddp510  新手上路  发表于 2019-8-9 23:37:09 | 显示全部楼层
我最近也在研究xilinx的高速收发器,这个问题我在用例程仿真时也遇到了,个人觉得是这个工具仿真也可以理解为有延时,主要的是收端也是要完成时钟恢复、边界对齐等过程,而仿真时收端IP输出的rxdata并行数据已经是完成bit边界对齐后的结果,但发端却是从一开始就直接发送数据的,因此可以理解为这种情况下,收端恢复数据过程会带来一定的“损耗”,即可以理解为这种情况下接收端其实看到的数据起点应对应发送端数据流中间某个点。而实际应用中我们应该是先使用同步码完成两端同步锁定和对齐后才开始发送和接收用户有效数据,从而不会出现用户数据丢失问题,个人拙见,不知道理解的是否正确,还望批评指正。
您需要登录后才可以回帖 登录 | 立即注册

本版积分规则

0

关注

2

粉丝

10

主题
精彩推荐
热门资讯
网友晒图
图文推荐

  • 微信公众平台

  • 扫描访问手机版