7 Series FPGAs Transceivers管脚如何分配

kulouzy · 发表于 2019-7-22 16:19:23

我是ma704fa开发板 100t。7 Series FPGAs Transceivers的ip核打开自带example（gtwizard_0_exdes）。
input wire DRP_CLK_IN_P,
input wire DRP_CLK_IN_N,
output wire TRACK_DATA_OUT,这几个如何分配嗯。才能下板跑

uisrc · 发表于 2019-7-22 20:49:32

把时钟分配下就可以了，TRACK_DATA_OUT可以分配到LED上

kulouzy · 发表于 2019-7-23 09:49:05

admin 发表于 2019-7-22 20:49
把时钟分配下就可以了，TRACK_DATA_OUT可以分配到LED上

电平标准如何设置呢，我试了各种电平都报错。

uisrc · 发表于 2019-7-23 11:15:14

DRP_CLK_IN_P DRP_CLK_IN_N是DRP时钟, 你找到代码里面肯定有一段差分转单端的源语代码，然后把这个删除，直接把外部时钟引到drp_clk上，电平是LVCMOS15

微信扫一扫分享朋友圈

7 Series FPGAs Transceivers管脚如何分配

评论 3

微信扫一扫 分享朋友圈

7 Series FPGAs Transceivers管脚如何分配

评论 3

微信扫一扫分享朋友圈