在pl使用dma传输数据的实验中，用到了AXI-STREAM-FIIFO DATA ip核，并且在写fifo的verilog程序中，用到了ip核输出的S_AXIS_tready信号作为判断条件，但是我不知道S_AXIS_tready信号什么时候会是高电平？
希望能有人指点一下axi-stream协议的参考资料以及对于上述问题的解答！
case(state)
0: begin
if(gpio_tri_o_0&& S_AXIS_tready) begin
S_AXIS_tvalid <= 1'b1;
state <= 1;
end
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