问答 店铺
热搜: ZYNQ FPGA discuz

QQ登录

只需一步,快速开始

微信登录

微信扫码,快速开始

微信扫一扫 分享朋友圈

已有 7489 人浏览分享

开启左侧

VDMA接口时序

[复制链接]
7489 2
在BD中添加VDMA时,调试的时候,axis_s2mm_tready信号只有一段时间为1,之后就一直是0了,导致数据写不进去,遇到过的坛友们,希望回复下哈。

评论 2

wuhahaha  新手上路  发表于 2016-6-12 14:02:16 来自手机 | 显示全部楼层
因为vdma里面有帧缓存,vdma输入输出时钟不一样,当vdma的缓存满了,tready就为低电平了,一点见解
geekite  新手上路  发表于 2016-6-17 17:03:27 | 显示全部楼层
wuhahaha 发表于 2016-6-12 14:02
因为vdma里面有帧缓存,vdma输入输出时钟不一样,当vdma的缓存满了,tready就为低电平了,一点见解

挺有道理的,缓存满了后,没有被读出,就不会再写了吧。

您需要登录后才可以回帖 登录 | 立即注册

本版积分规则

0

关注

1

粉丝

4

主题
精彩推荐
热门资讯
网友晒图
图文推荐

  • 微信公众平台

  • 扫描访问手机版