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 火.. [复制链接]
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一般差分线在出线、拐角、换层的地方容易产生长度误差,因此匹配长度的时候,尽量选择在这些点进行走线长度补偿：1、在差分线的两端换层过孔处进进行匹配
2、在差分线的两端通过绕小波进行走线匹配
3、在差分线两端通过绕大波进行匹配。
高速差分线除了长度需要控制之外,还需要注意所有信号必须要有一个完整的参考平面,最好是地平面。在低频差分线布线中,有时可以使差分线跨分割,或者通过过孔换到其他层面,因为差分线中的电磁波能量大部分被控制在耦合差分对之间,参考平面的转换对其性能影响不是很大。

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评论 32

yangtong  新手上路  发表于 2019-9-4 17:01:28 | 显示全部楼层
PCB层叠设计需要保持对称性若为4层板则1，4板厚相同

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yangtong  新手上路  发表于 2019-9-4 16:58:19 | 显示全部楼层
PCB制板板厚频率越高，板子越薄

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yangtong  新手上路  发表于 2019-9-2 17:14:48 | 显示全部楼层
PCIE走线差分对内等长即可；

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yangtong  新手上路  发表于 2019-9-2 17:13:40 | 显示全部楼层
关于PCB算等长如何加过孔间距（通过PCB板厚度）算进去的方式cm->Analye->Eletrical Option->Z Aixs Delay即可

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yangtong  新手上路  发表于 2019-8-23 14:18:57 | 显示全部楼层
allegro丝印设置详细说明；
https://www.mr-wu.cn/li-yong-cad ... si-yin-de-shi-jian/

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yangtong  新手上路  发表于 2019-8-21 14:31:06 | 显示全部楼层
本帖最后由 yangtong 于 2019-8-21 14:32 编辑

关于上拉电阻的摆放问题：是否需要像去耦电容一样放在IO旁边http://forum.eepw.com.cn/thread/216415/1/

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yangtong  新手上路  发表于 2019-8-17 10:07:35 | 显示全部楼层
约束管理器中若设置了shape到via的距离修改过后一定要记得clear否则永远无法更新铜皮距离；

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yangtong  新手上路  发表于 2019-8-9 10:27:59 | 显示全部楼层
若软件更新规则管理器崩溃可以使用tool下的DB功能check一下即可

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yangtong  新手上路  发表于 2019-7-17 15:02:36 | 显示全部楼层
原理图同步PCB没有报警，SYMBOL也可以放进PCB，但是无法移动symbol时提示，There are unmatched pin numbers。解决方法：option中不要选择sym pin

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