MLK-F25-CM05-9EG/15EG（09B/15B）是米联客电子Zynq UltraScale+系列开发平台的全新高端产品。其核心模块集成电源管理：0.85V核心电源，最大输出48A。用户基于核心模块设计功能底板（提供功能底板设计方案）。降低项目功能底板设计难度和生产成本，加速项目开发。其应用领域包含高速通信；机器视觉、伺服系统、视频采集、消费电子；项目研发前期验证；电子类相关专业开发人员学习。

核心模块搭载一颗Xilinx Ultrascale+FPGA芯片，型号：XCZU9EG/15EG-1/2FFVB1156I。此芯片封装是FFVB1156，速度等级是-2，温度等级是工业级。

引出IO:

9EG/15EG IOMAX核心模块搭载了 6片镁光（Micron）的工业级 DDR4 内存。单片内存大小为 1GB, 数据接口 16bit，内存数据主频高达 2400MHz；

核心模块根据市场供货，以及商业及工业级会选用以下几种型号进行量产：

MT40A256M16GE_083E(商业级DDR 用于商业级核心模块)

       MT40A512M16LY-062E(商业级DDR 用于商业级核心模块)

       MT40A512M16LY-062E-IT-E(工业级DDR 用于工业级核心模块)

PSDDR4芯片接FPGA芯片的BANK504，供电电压为1.2V；

核心模块单独为PSDDR提供一路VTT电源，保证系统稳定工作；

注：PS DDR无需进行PIN脚约束，使用的时候只需要对ZYNQ IP的DDR配置部分正确设置相关参数。

PSDDR4部分IO分配如上图所示：开发板采用高速布线，PSDDR4 的硬件设计需要严格考虑信号完整性，开发板的电路及 PCB 设计已经充分考虑了匹配电阻/终端电阻，走线阻抗控制，走线等长控制，以确保PSDDR4稳定工作。

核心模块单独为PLDDR提供一路VTT电源，保证系统稳定工作。

PLDDR4部分IO分配如上图所示：开发板采用高速布线，PLDDR4 的硬件设计需要严格考虑信号完整性，开发板的电路及 PCB 设计已经充分考虑了匹配电阻/终端电阻，走线阻抗控制，走线等长控制，以确保PLDDR4稳定工作。

注：PL部分DDR需要使用到MIG配置，PIN脚约束需要在MIG中定义。通过阅读原理图，可以快速正确定位FPGA的PIN脚号；

核心模块具有 1片 4bit SPI FLASH，目前型号是 MT25QU512ABB1EW9-0SIT。FLASH 可用于保存数据

和代码，初始化 PS和PL 部分子系统。

MT25QU512ABB1EW9-0SIT主要技术参数

• 512Mbit

• x1, x2, and x4 支持

• 工作于 1.8V

注意：核心板模块的QSPI FLASH型号根据市场货源而定，目前米联客使用以下3种型号，客户购买板卡的时候如果需要知道型号可以问下客服，一般编程可以不需要知道型号。

MT25QU256ABA1EW9-0SIT

MT25QU512ABB1EW9-0SIT

IS25WP256D-JLLE

以下为IO部分原理图：PS部分的FLASH IO在ZYNQ IP中配置，通过阅读原理图，可以快速正确定位FLASH所在的MIO的位置

如上图所示：核心模块具有1片FLASH，电平电压为1.8V接PS侧 BANK500;

此核心模块焊接了8GB 大容量的EMMC，EMMC连接到了ZU的PS端接口，接口采用SD模式。EMMC具备体积小，容量大，使用方便，速度快等优点，数据时钟可以达到50MHZ。由于直接焊接在核心板上，因此可以使用在震动或者环境相对恶劣的场合。

KLM8G1GESD

MTFC8GAKAJCN-4M IT

目前使用型号：KLM8G1GESD

以下为IO部分原理图：PS部分的EMMC IO在ZYNQ IP中配置，通过阅读原理图，可以快速正确定位EMMC所在的MIO的位置

如上图所示：核心模块具有1片EMMC芯片，IO电平电压为1.8V接PS侧 BANK501;

开发板 TF-CARD与主芯片PS BANK500的IO信号相连，支持SDIO模式。TF-CARD可以用来保存数据和程序，如LIUNX操作系统。PS部分相关的引脚是 MIO[13-16，21-22，24]，其中包含了TF卡检测信号。 TF卡由于没有写保护功能，因此写保护不起作用。

由于TF卡工作在3.3V ，而PS侧IO工作于1.8V ，因此使用了MAX13035E作为电平桥接芯片使电平电压保持一致

核心模块上具备一颗 33.333333MHZ的时钟，输入到PS端；一颗 100MHZ 差分时钟，输入到PL端；

核心模块PS系统时钟：PS侧33.333333MHz单端时钟

核心模块PL差分时钟：PL侧100MHz差分时钟

芯片支持上电复位，复位整个芯片。其中PS_POR_B管脚为上电复位管脚。此复位信号接到上电复位芯片TPS3106K33DNVR。MR管脚接按钮，按下按钮接地则芯片复位；

PS_POR_B上电复位管脚接PS侧BANK503；电平电压为1.8V；

注意：核心板未集成MR管脚对应的按钮，MR接入板级连接器至底板；

核心模块支持五种启动模式。可以通过模式开关来配置ZU的启动模式，该模式开关位于核心板上。当MDOE为0000时，开发板支持JTAG调试模式。 当MDOE为0101时，开发板支持SD1（EMMC） 启动模式。 当MDOE为0011时，支持SD0(SD卡)启动模式。当MDOE为0111，支持USB3.0启动模式。当MDOE为0010，启动模式是QSPI模式。

注意：模式开关必须断电操作，否则可能击穿芯片；

开发板集成1路千兆以太网。PS 侧以太网 RGMII 接口在 ZYNQ IP 中配置，通过阅读原理图，可以快速确定RGMII管脚位置。

以太网芯片使用一颗单独的为25M单端时钟，确保时钟的稳定性。

USB2.0 使用 USB3320 芯片连接 FPGA 的 MIO[52-63]，转换出2.0信号DM/P接出至HUB芯片。

USB3320芯片使用24M无源晶振：

开发板上通过USB Hub芯片（GL3523）拓展出4路USB3.0 /2.0接口，其中USB2.0信号由USB3320芯片转出，USB3.0信号由FPGA的GTR信号直接提供。

GL3523 芯片使用25M无源晶振：

USB3.0的时钟需要使用一颗单独的差分时钟提供时钟信号，信号接FPGA的GTR CLK1。

开发板带有1 路标准的DisplayPort输出显示接口，用于视频图像的显示。最高支持2K@60fps或者4K@30fps输出，DisplayPort 由FPGA GTR端的BANK505 MGT驱动输出。

DP的时钟需要使用一颗单独的差分时钟提供时钟信号，信号接FPGA的GTR CLK2。

开发板PS端配备了1个PCIE 标准的M.2接口，用于连接M .2的SSD固态硬盘。PS端的M.2接口只支持PCIEx1。

NVME的时钟需要使用一颗单独的差分时钟芯片提供时钟信号，信号接FPGA的GTR CLK0。

开发板PL端配备了2个PCIE 标准的M.2接口，用于连接M .2的SSD固态硬盘。PL端的M.2接口可支持PCIEx4。

NVME的时钟需要使用一颗单独的差分时钟芯片提供时钟信号，信号接FPGA的GTH CLK。

开发板上集成了2路USB转串口，1路PS,1路PL。ZYNQ ARM UART 通过 CP2104 USB 转串口芯片实现和电脑通信，用于信息调试。

读者需要注意，这的 UART_TXD 实际上是从 UART 芯片到 ZYNQ 芯片，UART_RXD 数据是从ZYNQ 芯片到 UART 芯片。

CP2104芯片IO电压为1.8V，电源部分来自主机输入。

客户插上串口线无需给开发板上电即可识别串口芯片。

开发板上有2路CAN通信接口，连接在PS 系统端BANK500的MIO 接口上。CAN收发芯片选用了TI 公司的SN65HVD232DR芯片。

由于CAN芯片的电平电压为3.3V而FPGA IO电压为1.8V，所以此处使用TXS0104EPWR电平转换芯片使两端电平匹配。

DS1337 是一款低功耗，具有 56 字节非失性RAM 的全BCD 码时钟日历实时时钟芯片。

M24C02是基于I2C总线的存储器件，遵循二线制协议，它具有接口方便，体积小，数据掉电不丢失等特点。

由于RTC和EEPROM的电平电压为3.3V而FPGA IO电压为1.8V，所以此处使用TXS0104EPWR电平转换芯片使两端电平匹配。

开发板上有2路485通信接口，485通信端口连接在PL端BANK47的IO接口上。

由于RS485芯片的电平电压为3.3V而FPGA IO电压为1.8V，所以此处使用TXS0108EPWR电平转换芯片使两端电平匹配。

开发板扩展板上有1路HDMI1080P IN接口；HDMI输入使用ADV7611解码芯片，实现HDMI输入功能，输入可以达到1080P @60HZ。

HDMI IN通信端口连接在PL端BANK48/50的IO接口上。由于ADV7611BSWZ-P芯片工作在3.3V，而BANK48/50的IO工作于1.8V，因此使用了SN74AVC16T245 作为电平桥接芯片。

ADV7611的时钟使用一颗28.63636MHZ无源晶振：

开发板扩展板上有1路HDMI 2.0 IN和1路HDMI 2.0OUT接口，HDMI IN通信端口连接在GTH 高速收发器BANK230的上，数据信号和时钟信号经过TMDS181IRGZT芯片连接至HDMI 4K连接器，输入最高可以支持4096x2160 @60H

注意：由于HDMI 4K部分设计图过大无法截全，这边只截取主要部分示意，具体见原理图PDF。

HDMI 4K使用SI5319C提供对应的时钟频率。

开发板板载1路HEP接口。HEP接口接出44GPIO/22对差分对+1路GTH；接出GPIO电压为ADJ（不包含GTH）；IO为差分对形式接出且全部做等长；接出BANK为BANK67;BANK67是HP BANK；

注意：1路GTH接口=4对RX/TX+2对CLK

注意：BANK67缺少的2对差分对被HDMI4K使用（资源不够）

注意：HEP和FEP的区别为：HEP有GT BANK，FEP没有GTBANK

开发板板载1路FEP接口。FEP接口接出48GPIO/24对差分对；接出GPIO电压为ADJ；IO为差分对形式接出且全部做等长；接出BANK为BANK66;BANK66是HP BANK；

注意：调节ADJ电压时请务必断电操作！

注意：ADJ电压由跳线帽控制，客户可选择1.8V或1.2V电平电压。FEP默认电压为1.8V，客户可根据开发板上丝印去调节想要的电压。

开发板具有24对GTH收发器，其中4对用于SFP+接口。可接市场上通用的光模块，用于高速信号传输。SFP+接口可以接千兆光模块，做千兆光纤通信；SFP+接口可以接万兆光模块，做万兆光纤通信。SFP+接口可以接千兆电口模块，实现千兆以太网通信；SFP+接口可以接万兆电口模块，实现万兆以太网通信。

由于SFP+的DIS信号电平电压为3.3V而FPGA IO电压为1.8V，所以此处使用TXS0104EPWR电平转换芯片使两端电平匹配。

SFP+模块使用CDC61002可编程时钟芯片，客户可根据需要调节输出的时钟频率。

时钟芯片输出频率调节方式见下表：

开发板具备24对GTH收发器，其中4对用于QSFP接口,可用于40G以太网技术方案。

由于QSFP的配置线信号电平电压为3.3V而FPGA IO电压为1.8V，所以此处使用TXS0108EPWR电平转换芯片使两端电平匹配。

核心模块（IOMAX）具备2个（可用）按键输入，默认上拉，当按键按下时，接GND。

核心模块按键由BANK44控制。

底板具备2个（可用）按键输入，1个接PS侧一个接PL侧，默认上拉，当按键按下时，接GND。

PS侧按键接MIO45。

核心模块具有4个（可用）LED。

核心模块LED由BANK44控制。

底板具有2个PS侧（可用）LED。

PS_LED1接MIO38；PS_LED2接MIO36；

底板具有2个PL侧（可用）LED。

底板集成 1 路 JTAG 接口，以供下载和调试。

MLK-F25 底板具有一个 12V 电源供电接口。此接口电源供电，可以用于实际开发和测试，请使用配套电源或稳压电源对开发板进行供电，板卡配套电源为 DC-12V/5A。为防止底板电源先启动， 从核心板引出 Vcore_3V3来使能底板上的5V、3.3V、1.8V电源。

注意：客户自己设计功能底板时，确保功能底板的电源晚于核心板的电源启动，否则可能导致功能异常。

FPGA正常工作时会产生大量的热量，开发板主芯片增加了一套散热风扇（散热片+风扇），防止芯片过热。风扇由底板电源供电。开发板出厂前，已安装风扇。

米联客硬件全新启用新的命名规则，对于老的型号，两个名字会同时使用

S-代表单板

F-代表核心板+底板方式的FEP扩展接口的开发平台

H-代表核心板+底板方式的FMC-HPC扩展接口的开发平台

L-代表核心板+底板方式的FMC-LPC扩展接口的开发平台

技术交流群网址： https://www.uisrc.com/f-380.html查看最新可以加入的QQ群

技术微信：18951232035

技术电话：18951232035

1、7天无理由退货(人为原因除外)

2、质保期限：本司产品自快递签收之日起，提供一年质保服务(主芯片，比如FPGA 或者CPU等除外)。

3、维修换货，需提供淘宝订单编号或合同编号，联系销售/技术支持安排退回事宜。

4、以下情形不属于质保范畴。

A:由于用户使用不当造成板子的损坏：比如电压过高造成的开发板短路，自行焊接造成的焊盘脱落、铜线起皮等   

B:用户日常维护不当造成板子的损坏：比如放置不当导致线路板腐蚀、基板出现裂纹等

5、质保范畴外（上方第4条）及质保期限以外的产品，本司提供有偿维修服务。维修仅收取器件材料成本，往返运费全部由客户承担。

6、寄回地址，登录网页获取最新的售后地址：https://www.uisrc.com/t-1982.html

FPGA|SOC生态店：https://milianke.taobao.com

销售电话：18921033576

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