ILA调试

同问，我也出现了相同问题，卡在了这，不知道该如何解决

uisrc 发表于 2021-5-19 17:29
检查下，是否没有时钟，或者时钟太慢

你好，我是根据CH01_mig_64bit_1600_tdata这个ddr读写测试的demo。给另外一个板卡写了一个ddr读写的测试程序，区别是我这个板卡用到的是一个100M差分时钟，然后用clk_wiz输出的400M给MIG。另外我用的DDR是MT41K512M16XX-125是不是有可能我这边MIG没有配置正确，导致ip核这边输出的ui_clk给ila的时钟异常，所以才出现这个情况，或者是差分时钟这XDC文件没有配置正确？

uisrc 发表于 2021-5-20 08:38
不管如何都会有时钟的，时钟是通过MIG的PLL产生的，但是你要检查下MIG的复位，是不是一直处于复位导致MIG的 ...

刚刚试了一下，确实是复位那有问题，修改之后就正确了。另外，我想请问一下如果我只使用两片ddr，宽度是不是就从64变成了32？那这个读写demo的代码中需要修改哪些参数呢？

uisrc 发表于 2021-5-20 10:41
如果使用FDMA  只要改下接口参数，如果使用mig 裸奔的代码，需要修改的地方多一些，建议使用米联客的FDMA吧 ...

行，感谢，我去试一下

uisrc 发表于 2021-5-20 10:41
如果使用FDMA  只要改下接口参数，如果使用mig 裸奔的代码，需要修改的地方多一些，建议使用米联客的FDMA吧 ...

请问是不是只需要修改top.v下的input与output参数的位宽即可？MIG需要修改吗？

uisrc 发表于 2021-5-20 20:32
MIG也要重新配置成32bit 的物理数据位宽，并且更新 ddr3的引脚定义

嗯谢谢，MIG已经重新修改过了，代码部分是不是除了input和output的位宽外，其他都不需要修改改了