[第三季ZYNQ] CH02_AXI_DMA_PL_PS_ZYNQ 中的一些问题

你好，我想问下，你是在CH02的block design加了ADC的IP核了吗？然后把ADC的IP核加了输出引脚，之后再在顶层模块里进行修改？

你好，你把assign s_axis_aclk = FCLK_CLK1; assign m_axis_aclk = FCLK_CLK1;     就没有出现[DRC 23-20] Rule violation (MDRV-1) Multiple Driver Nets - Net FCLK_CLK1_OBUF has multiple drivers: m00_axis_aclk_IBUF_inst/O, s_axis_aclk_IBUF_inst/O, system_i/processing_system7_0/inst/buffer_fclk_clk_1.FCLK_CLK_1_BUFG/O.的问题吗？