S01-CH10 UART串口通信FPGA程序设计

`timescale 1ns / 1ps

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// Company:

// Engineer:

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// Create Date: 2017/07/25 13:35:17

// Design Name:

// Module Name: uart_rx_path

// Project Name:

// Target Devices:

// Tool Versions:

// Description:

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// Dependencies:

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// Revision:

// Revision 0.01 - File Created

// Additional Comments:

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module uart_rx_path(

input clk_i,

input uart_rx_i,

output [7:0] uart_rx_data_o,

output uart_rx_done,

output baud_bps_tb //for simulation

 );

parameter [13:0] BAUD_DIV     = 14'd10416;//波特率时钟，9600bps，100Mhz/9600=5208

parameter [13:0] BAUD_DIV_CAP = 14'd5208;//波特率时钟中间采样点，100Mhz/9600/2=2604

reg [13:0] baud_div=0; //波特率设置计数器

reg baud_bps=0; //数据采样点信号

reg bps_start=0; //波特率启动标志

always@(posedge clk_i)

begin

if(baud_div==BAUD_DIV_CAP) //当波特率计数器计数到采样点时，产生采样信号baud_bps

begin

baud_bps<=1'b1;

baud_div<=baud_div+1'b1;

end

else if(baud_div

begin

baud_div<=baud_div+1'b1;

baud_bps<=0;

end

else

begin

baud_bps<=0;

baud_div<=0;

end

end

reg [4:0] uart_rx_i_r=5'b11111; //数据接收缓存器

always@(posedge clk_i)

begin

uart_rx_i_r<={uart_rx_i_r[3:0],uart_rx_i};

end

//数据接收缓存器，当连续接收到五个低电平时，即uart_rx_int=0时，作为接收到起始信号

wire uart_rx_int=uart_rx_i_r[4] | uart_rx_i_r[3] | uart_rx_i_r[2] | uart_rx_i_r[1] | uart_rx_i_r[0];

reg [3:0] bit_num=0; //接收数据个数计数器

reg uart_rx_done_r=0; //数据接收完成寄存器

reg state=1'b0;

reg [7:0] uart_rx_data_o_r0=0;//数据接收过程中，数据缓存器

reg [7:0] uart_rx_data_o_r1=0;//数据接收完成，数据寄存器

always@(posedge clk_i)

begin

uart_rx_done_r<=1'b0;

case(state)

1'b0 :

if(!uart_rx_int)//当连续接收到五个低电平时，即uart_rx_int=0时，作为接收到起始信号，启动波特率时钟

begin

bps_start<=1'b1;