MZ7100FA开发板lvds接口问题

硬件平台：米联客开发板MZ7100FA

测试对象：开发板的硬件管脚（AG17/AG16、AF14/AG14和AC17/AC16）

测试方法：通过FPGA产生差分时钟，直接输出到FPGA管脚，在开发板底板的FEP1-A/B连接器上测试。

硬件设计：

FPGA程序：        test.v

Test.xdc

FPGA RTL图：

其中：

clk_wiz_0输入时钟（clk_in_p/n）为100MHz，输出时钟分别为clk100p（100MHz）和clk125p（125MHz）。

set_property IOSTANDARD LVDS [get_ports clk_in_*]

set_property DIFF_TERM true [get_ports clk_in_*]

set_property PACKAGE_PIN E16  [get_ports clk_in_p]

测试现象：

AG17/AG16输出共模电压为1.2v左右的差分信号，频率约100M；

AC17/AC16输出共模电压为1.2v左右的差分信号，频率约125M；

AF14输出2.5v左右的信号，频率无法测得；

AFG4输出2.5v左右的信号，频率无法测得。

对于LVDS 通信，核心板上的ADJ 电压是否改为了2.5V? 对于HR BANK 只支持LVDS25

已经改了，且已经有管脚正确输出了lvds差分信号