17 Verilog语法_时钟分频设计
软件版本：无操作系统：WIN10 64bit硬件平台：适用所有系列FPGA登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！1概述本小节讲解Verilog语法的时钟分频设计，需要掌握时钟的特性，以及如何进行时钟分频设计。2时钟分频在FPGA的硬件电路设计中，PCB板上需要有时钟产生源，常见的外部时钟源有RC/LC 振荡电路，无源/有源晶体振荡器，利用石英晶体的压电效应产生谐振信号。此类时钟源频率精度高，稳定性好，噪声低，温漂小。有源晶振中，往往还加入了压控或温度补偿，时钟的相位和频率都有较好的特性。有时我们在时序电路设计中，有些模块工作频率会低于外部时钟频率，此时就需要对时钟进行一定的分频得到频率较低的时钟。在FPGA内部常常存在一定的PLL（锁相环，Phase Locked Loop）资源，它可以对时钟进行分频或者倍频的操作。本小节主要介绍如何使用寄存器等资源实现时钟偶数分频、奇数分频和小数分频的。2.1 偶数分频偶数分频直接使用寄存器进行取反操作，可以得到二分频、四分频、六分频、八分频等，且占空比是50%。例：module even_div(input rst_n, //输入复位input clk, //输入时钟output clk_div //分频时钟);parameter DIV_NUM = 6; //分频参数
reg clk_cnt;reg clk_out;
always @(posedge clk or negedge rst_n)begin if (!rst_n) begin clk_cnt <= 'b0 ; end else if(clk_cnt == ((DIV_NUM/2) -1)) begin clk_cnt <= 'b0; end else begin clk_cnt <= clk_cnt + 1'b1; //分频计数器 endend
always @(posedge clk or negedge rst_n)begin if (!rst_n) begin clk_out <= 'b0 ; end else if(clk_cnt == ((DIV_NUM/2) -1)) //计数到分频参数的一半 begin clk_out <= ~clk_out; //产生翻转 end else begin clk_out <= clk_out; //否则保持不变 endend
assign clk_div = clk_out;
endmodule
2.2 奇数分频如果奇数分频不要求占空比是50%，可以按照类似的偶数分频进行处理。如果奇数分频要求占空比是50%，我们以三分频为例进行讲解如何进行奇数分频。时序如图所示：例：
module odd_div(input rst_n,input clk,output clk_div);
parameter DIV_NUM = 3;
reg clk_cnt;reg clk_out;reg clk_div_1;reg clk_div_2;
always @(posedge clk or negedge rst_n)begin if (!rst_n) begin clk_cnt <= 'b0; end else if(clk_cnt == (DIV_NUM - 1)) //产生计数 begin clk_cnt <= 'b0; //clk_cnt清零复位 end else begin clk_cnt <= clk_cnt + 1'b1; //clk_cnt为0、1、2 endend
always @(posedge clk or negedge rst_n) //clk上升沿触发begin if (!rst_n) begin clk_div_1 <= 1'b0; end else if (clk_cnt == (DIV_NUM >> 1)-1 ) //clk_cnt 为0时，clk_div_1为0 begin clk_div_1 <= 1'b0; end else if (clk_cnt == DIV_NUM-1) //clk_cnt 为2时，clk_div_1为1 begin clk_div_1 <= 1'b1; end else begin clk_div_1 <= clk_div_1; //clk_cnt 为2时，clk_div_1为0 endend
always @(negedge clk or negedge rst_n) //clk下降沿触发begin if (!rst_n) begin clk_div_2 <= 1'b0; end else if (clk_cnt == (DIV_NUM >> 1)-1 ) //clk_cnt 为0时，clk_div_1为0 begin clk_div_2 <= 1'b0; end else if (clk_cnt == DIV_NUM-1) //clk_cnt 为2时，clk_div_1为1 begin clk_div_2 <= 1'b1; end else begin clk_div_2 <= clk_div_2; endend
assign clk_div = clk_div_1 | clk_div_2 ; //clk_div_1与clk_div_2产生三分频时钟
endmodule
2.3 小数分频使用Verilog不能进行精确的小数分频，但是可以在长时间内达到的平均频率接近小数分频的频率。举例说明使用平均频率求解小数分频的方法，例如进行6.7倍分频，需要保证源时钟67个周期的时间等于分频时钟10个周期的时间即可。此时需要在67个源时钟周期内进行3次6分频，7次7分频。具体的实现过程如下：当进行分频时考虑67个源时钟周期需要进行10次分频，即需要3次每6个周期进行分频和7次每7个周期进行分频，即完了6.7倍分频。我们进行分频时需要将两个分频进行穿插交替，不能一直按照一种倍数频率进行分频，否则会造成相位抖动过大。如何决定分频的前后顺序呢？我们根据差值进行比较来选择相应的分频倍数，具体过程如下：
[*]第一次进行分频，67 – 10*6 = 7 < 10 ，第一次进行6分频。
[*]第二次进行分频，加上上次的7+7 =14 >= 10，第二次进行7分频。
[*]第三次进行分频，加上上次的7+4 =11 >= 10，第三次进行7分频。
[*]第四次进行分频，加上上次的7+1 =8< 10 , 第四次进行6分频。
[*]第五次进行分频，加上上次的7+8=15 >= 10，第五次进行7分频。
[*]第六次进行分频，加上上次的7+5 =12 >= 10 , 第六次进行7分频。
[*]第七次进行分频，加上上次的7+2=9 < 10，第七次进行6分频。
[*]第八次进行分频，加上上次的7+9=16 >= 10，第八次进行7分频。
[*]第九次进行分频，加上上次的7+6=13 >= 10，第九次进行7分频。
[*]第十次进行分频，加上上次的7+3=10 >= 10，第十次进行7分频。
例：
module frac_div(input rst_n ,input clk,output reg clk_div);parameter SOURCE_NUM = 67;parameter DEST_NUM = 10;parameter SOURCE_DIV = SOURCE_NUM/DEST_NUM;parameter DEST_DIV = SOURCE_DIV + 1;parameter DIFF_ADD = SOURCE_NUM - SOURCE_DIV*DEST_NUM;
reg cnt_end_num;reg div_cnt;wire diff_cnt;reg diff_cnt_ff;wire diff_cnt_en;
always @(posedge clk or negedge rst_n)beginif (!rst_n)begin div_cnt<= 'b0 ; clk_div<= 1'b0 ;endelse if (div_cnt == cnt_end_num)begin div_cnt <= 'b0 ; clk_div <= 1'b1 ;endelsebegin div_cnt <= div_cnt + 1'b1 ; clk_div <= 1'b0 ;endend
assign diff_cnt_en = div_cnt == cnt_end_num ;assigndiff_cnt = diff_cnt_ff >= DEST_NUM ? diff_cnt_ff -10 + DIFF_ADD : diff_cnt_ff + DIFF_ADD ; always @(posedge clk or negedge rst_n)beginif (!rst_n)begin diff_cnt_ff <= 0 ;endelse if (diff_cnt_en)begin diff_cnt_ff <= diff_cnt ;endend
always @(posedge clk or negedge rst_n)beginif (!rst_n) cnt_end_num <= SOURCE_DIV-1 ;else if (diff_cnt >= 10) cnt_end_num <= DEST_DIV-1 ;else cnt_end_num <= SOURCE_DIV-1 ;end
endmodule
如果对时钟精度等要求比较高建议使用PLL进行分频。
页:
[1]