03 Verilog语法_基础语法
软件版本：无操作系统：WIN10 64bit硬件平台：适用所有系列FPGA登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑！1概述本节主要讲解基础语法，包含语法格式、注释、标识符、关键字、数值种类与表示和字符串。2语法简介2.1 格式Verilog 语言是区分字符大小写的，排版格式比较自由，可以在一行内编写，也可跨多行编写。每个语句必须以分号为结束符。空白符、换行、制表、空格都没有实际的意义，在编译阶段编译器会直接忽略。例如下面两中编程方式都是等效的。1、不换行例：always@(*)begin case(s)2'b00:q <= d;2'b01:q <= d;2'b10:q <= d;2'b11:q <= d;endcase end
2、换行例：
always@(*)begin case(s) 2'b00:q <= d; 2'b01:q <= d; 2'b10:q <= d; 2'b11:q <= d; endcaseend
一般的书写方式推荐使用换行这个形式，比较容易理解和方便阅读。2.2 注释注释一般分为两种，一种单行注释，使用"//"；另一种多行注释，使用"/* */"。例：
module MUX4_1( input d,//MUX输入 input s,//选择信号 output reg q );/*4选1 MUX设计使用的组合逻辑设计寄存输出*/always@(*)begin case(s) 2'b00:q <= d; 2'b01:q <= d; 2'b10:q <= d; 2'b11:q <= d; endcaseendendmodule
其中关键符号"//"表示单行注释，"/* */"表示多行注释，使用注释可以使得程序设计可读性较高，方便进行编程理解。2.3 关键字与标识符Verilog HDL中的标识符可以是任意一组字母、数字、$符号和_(下划线)符号的组合，但标识符的第一个字符必须是字母或者下划线开头，不能是$符号和数字。另外注意，标识符是区分大小写的。Verilog HDL定义了一系列保留字，叫做关键字，它仅用于某些上下文中。注意只有小写的关键词才是保留字。下面列出了Verilog-1364-2005语言中的所有关键字。
[*]always
[*]and
[*]assign
[*]automatic
[*]begin
[*]buf
[*]buff0
[*]buff1
[*]case
[*]casex
[*]casez
[*]cell
[*]cmos
[*]config
[*]deassign
[*]default
[*]defparam
[*]disable
[*]edge
[*]else
[*]end
[*]endcase
[*]endconfig
[*]endfunction
[*]endgenerate
[*]endmodule
[*]endprimitive
[*]endspecify
[*]endtable
[*]endtask
[*]event
[*]for
[*]function
[*]force
[*]forever
[*]fork
[*]generate
[*]genvar
[*]highz0
[*]highz1
[*]if
[*]ifnone
[*]ifcdir
[*]include
[*]initial
[*]inout
[*]input
[*]instance
[*]integer
[*]join
[*]large
[*]liblist
[*]library
[*]localparameter
[*]macromodule
[*]medium
[*]module
[*]nand
[*]negedge
[*]nmos
[*]nor
[*]not
[*]notif0
[*]notif1
[*]noshowcancelled
[*]notif0
[*]notif1
[*]pmos
[*]pulsestyle_onevent
[*]pulsestyle_ondetect
[*]rcmos
[*]real
[*]realtime
[*]reg
[*]release
[*]repeat
[*]rnmos
[*]rpmos
[*]rtran
[*]rtranif0
[*]rtranif1
[*]scalared
[*]showcanclled
[*]signed
[*]small
[*]specify
[*]specparam
[*]strong0
[*]strong1
[*]supply0
[*]supply1
[*]table
[*]task
[*]time
[*]tran
[*]or
[*]posedge
[*]output
[*]parameter
[*]tranif0
[*]tranif1
[*]tri
[*]tri0
[*]tri1
[*]triand
[*]trior
[*]trireg
[*]unsigned
[*]use
[*]uwire
[*]vertored
[*]wait
[*]wand
[*]weak0
[*]weak1
[*]while
[*]wire
[*]wor
[*]xnor
[*]xor
[*]primitive
[*]pull0
[*]pull1
[*]pulldown
[*]pullup
这里仅列出关键字，不进行具体的讲解，等后续语法用到进行详细讲解。亦或感兴趣的可以自己去查资料了解各关键字含义。2.4 数值种类及表示方法2.4.1数值种类Verilog 中有四种基本的值来表示数字电路中的电平逻辑：
[*]0：逻辑 0 低电平
[*]1：逻辑 1 高电平
[*]x 或 X：未知
[*]z 或 Z：高阻态
"x"意味着信号数值的不确定，信号可能为 1，也可能为 0。"z"意味着信号处于高阻态，常见于信号（input, reg）没有驱动时的数字逻辑结果。比如一个 pad 的 input 呈现高阻状态时，其逻辑值和上下拉的状态有关系。上拉则逻辑值为 1，下拉则为 0 。2.4.2数值表示方法Verilog 中有四种合法的基数格式，分别是二进制，八进制，十进制，十六进制，分别使用下列字符标识：
[*]二进制 'b / 'B
[*]八进制 'o / 'O
[*]十进制 'd / 'D
[*]十六进制 'h / 'H
数值可以指明位宽，也可以不指明位宽。一般格式为<位宽><进制><数字>。比如：指明位宽
assign test=16'h2581;
不指明位宽
assign test='h2581;
2.5 字符串字符串是由双引号包括起来的字符队列。字符串不能多行书写，即字符串中不能包含回车符。当字符串存储于寄存器中，每个字符要占8位，字符以ASCII代码形式存储。Verilog HDL语言的字符串的定义和C语言不一样。在C语言中需要用而在Verilog HDL语言中不需要用ASCII代码的0字符来表示字符串的结束。例如，为存储字符串 "www.uisrc.com", 需要 13*8bit 的存储单元。例:
reg string ;assign string = "www. uisrc.com";
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