yangtong 发表于 2019-7-16 15:07:45

IIC信号线是开漏的线

yangtong 发表于 2019-7-16 15:38:54

IIC可以挂8个器件

yangtong 发表于 2019-7-16 16:00:26

LVDS液晶屏差分对可以接1.8V也可以接2.5V无需电平转换

yangtong 发表于 2019-7-17 14:33:50

cadence 若显示part name 过长可调节网络表页面中的setup将31字符改大即可

yangtong 发表于 2019-7-17 15:02:36

原理图同步PCB没有报警，SYMBOL也可以放进PCB，但是无法移动symbol时提示，There are unmatched pin numbers。解决方法：option中不要选择sym pin

yangtong 发表于 2019-8-9 10:27:59

若软件更新规则管理器崩溃可以使用tool下的DB功能check一下即可

yangtong 发表于 2019-8-17 10:07:35

约束管理器中若设置了shape到via的距离修改过后一定要记得clear否则永远无法更新铜皮距离；

yangtong 发表于 2019-8-21 14:31:06

本帖最后由 yangtong 于 2019-8-21 14:32 编辑

关于上拉电阻的摆放问题：是否需要像去耦电容一样放在IO旁边http://forum.eepw.com.cn/thread/216415/1/

yangtong 发表于 2019-8-23 14:18:57

allegro丝印设置详细说明；
https://www.mr-wu.cn/li-yong-cadence-allegro-qiang-da-de-gong-neng-jie-sheng-nin-tiao-si-yin-de-shi-jian/

yangtong 发表于 2019-9-2 17:13:40

关于PCB算等长如何加过孔间距（通过PCB板厚度）算进去的方式cm->Analye->Eletrical Option->Z Aixs Delay即可
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