狂羁青马 发表于 2016-6-24 16:40:08

verilog 可以使用数组定义输入输出端口吗

我用数组定义了两个模块的输入输出端口，这两个模块都有数组定义的输入输出端口，当把两个模块例化的时候出现
ERROR:HDLCompiler:251 - "D:\MY_project\fpga_stm32\top.v" Line 270: Cannot access memory data_buffer directly


请问这个问题怎么解决？？

uisrc 发表于 2016-6-25 12:46:49




什么都没有怎么回答啊，关键代码贴出来

狂羁青马 发表于 2016-6-25 13:04:58

admin 发表于 2016-6-25 12:46
什么都没有怎么回答啊，关键代码贴出来

wire data_buffer
sinwave_gen U11 (
    .clk_50m(c3_clk0),
    .rst_n(rst_n),
    .ddr3_write_finish(ddr3_write_finish),
    .ddr_read_state(ddr_read_state),
    .wav_out_data(wav_out_data),
    .ddr_read_finish(ddr_read_finish),
    .wav_rden_req(wav_rden_req),
    .data_buffer(data_buffer)
    );
FPGA_stm32_clk32 U0 (
    .clk_50m(c3_clk0),
    .rst_n(rst_n),
    .stm32_clk(stm32_clk),
    .wati_cmd(wati_cmd),
    .data_rdy(data_rdy),
    .data(data),
         
    .ddr3_data(data_buffer),
    .ddr_read_finish(ddr_read_finish),
    .cmd_buffer(cmd_buffer)
    );
两个 data_buffer都是一维数组型接口 例化时出现错误HDLCompiler:251 - "D:\MY_project\fpga_stm32\top.v" Line 270: Cannot access memory data_buffer directly

uisrc 发表于 2016-6-26 11:32:45

是不是模块内部冲突了，比如都是输出的时候

車欠 发表于 2016-11-7 08:49:16




语法不支持

lailix 发表于 2017-8-29 21:32:05

不支持数组输入输出。
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